যোগের বর্তনী

এই নিবন্ধটি অসম্পূর্ণ। আপনি চাইলে এটিকে সম্প্রসারিত করে উইকিপিডিয়াকে সাহায্য করতে পারেন।

যোগের বর্তনী বা অ্যাডার(ইংরেজি: Adder) হচ্ছে এমন একটি লজিক্যাল সার্কিট যা যোগের কাজ করে থাকে। অনেক কম্পিউটার এবং অন্যান্য ধরনের প্রসেসরের অ্যাডারসমূহ গাণিতিক যুক্তি একক বা অ্যারিথমেটিক লজিক ইউনিট(ALU) এ ব্যবহৃত হয়। অ্যাডারসমূহ প্রসেসরের অন্যান্য অংশেও ব্যবহৃত হয় যেমন— ঠিকানা, টেবিল সূচক, বৃদ্ধি ও হ্রাসমূলক অপারেটর এবং অনুরূপ কার্যকলাপগুলো গণনা করতে অ্যাডার ব্যবহৃত হয়। যদিও অ্যাডারসমূহ অনেক সংখ্যা প্রকাশ করার জন্য তৈরি হতে পারে। যেমন— বাইনারি-কোডেড ডেসিমাল অথবা এক্সেস- ৩। সবচেয়ে সাধারণ অ্যাডারসমূহ বাইনারি সংখ্যার উপর কার্যসম্পাদন করে। সেক্ষেত্রে বিপরীত (Negative) সংখ্যা প্রকাশ করার জন্য দুটি পরিপূরক বা একটি পরিপূরক ব্যবহৃত হয়, এই পূরক পদ্ধতিতে যোগের মাধ্যমে বিয়োগের কাজ সম্পন্ন হয়। অন্যান্য চিহ্নিত সংখ্যা প্রকাশের জন্য মৌলিক অ্যাডারের আরও যুক্তি প্রয়োজন।

বাইনারি অ্যাডারসমূহ

হাফ অ্যাডার (Half Adder)

'হাফ অ্যাডার দু'টি একক বাইনারি ডিজিট A ও B যোগ করে। ইহার দুইটি আউটপুট, Sum (S) ও Carry (C)। Carry সংকেত একটি মাল্টি-ডিজিট এর যোগফলের পরবর্তী সংখ্যাকে প্রদর্শন করে। Sum এর মান 2C + S। হাফ অ্যাডার XOR গেইট এবং AND গেইটের সমন্বয়ে তৈরি। Sum এর জন্য XOR এবং Carry এর জন্য AND গেইট অন্তর্ভুক্ত। বুলিয়ান যুক্তিতে, যোগফল (এক্ষেত্রে Sum) হলো A'B + AB এবং Carry এর জন্য AB হবে। দু'টি হাফ অ্যাডার ও একটি OR গেইট এর সাহায্যে একটি ফুল অ্যাডার বাস্তবায়ন করা যায়।^[১] হাফ অ্যাডার ইনপুট কৃত দুট বিট যোগ করে এবং একটি Carry এবং Sum তৈরি করে, যা একটি হাফ অ্যাডারের দু'টি আউটপুট। হাফ অ্যাডারের ইনপুট ভেরিয়েবলসমূহকে Augend এবং Addend বিট বলে। আউটপুটসমূহকে Sum এবং Carry বলে। হাফ অ্যাডারের সত্যক সারণি হলো:

ইনপুট		আউটপুট
A	B	C	S
0	0	0	0
1	0	0	1
0	1	0	1
1	1	1	0

ফুল অ্যাডার (Full Adder)

একটি ফুল অ্যাডার (full adder) বাইনারি সংখ্যা যোগ করে এবং সেই সাথে ক্যারি-ইন ও ক্যারি-আউট মানগুলোকেও হিসেবে ধরে। একটি এক-বিট ফুল-অ্যাডার তিনটি এক-বিটের সংখ্যা যোগ করে, যেগুলোকে সাধারণত $A$ , $B$ , and $C_{in}$ হিসেবে লেখা হয়; যেখানে $A$ and $B$ হলো অপারেন্ড, এবং $C_{in}$ হলো পূর্ববর্তী কম-গুরুত্বপূর্ণ (less-significant) পর্যায় থেকে আসা একটি ক্যারি বিট।^[২] সার্কিটটি একটি দুই-বিটের আউটপুট তৈরি করে। আউটপুট ক্যারি এবং সাম (যোগফল)-কে সাধারণত $C_{out}$ এবং $S$ সিগন্যাল দ্বারা প্রকাশ করা হয়, যেখানে এদের যোগফলের মান $2C_{out}+S$ এর সমান হয়. ফুল অ্যাডার সাধারণত অ্যাডারের একটি ক্যাসকেড (পরম্পরা বা শৃঙ্খল)-এর একটি অংশ হিসেবে যুক্ত থাকে, যা ৮, ১৬, ৩২ ইত্যাদি বিটের বাইনারি সংখ্যা যোগ করতে ব্যবহৃত হয়।

একটি ফুল অ্যাডার বিভিন্ন উপায়ে বাস্তবায়ন করা যেতে পারে, যেমন একটি কাস্টম ট্রানজিস্টর-লেভেল সার্কিট দিয়ে অথবা অন্যান্য গেটের সমন্বয়ে গঠিত করে। এর সবচেয়ে সাধারণ বাস্তবায়নটি হলো:

S=A\oplus B\oplus C_{in}

C_{out}=(A\cdot B)+(C_{in}\cdot (A\oplus B))

উপরের সমীকরণ $S$ এবং $C_{in}$ নির্ণয় করতে কার্নো ম্যাপ ব্যবহার করা যায় সত্যক সারণী সরলীকরণ করতে।

এই বাস্তবায়নে, লজিকের কোনো পরিবর্তন না করেই ক্যারি-আউট আউটপুটের আগের সর্বশেষ OR গেটটিকে একটি XOR গেট দিয়ে প্রতিস্থাপন করা যেতে পারে। এর কারণ যখনই A এবং B উভয়ের মান 1 হয়, তখন $(A\oplus B)$ রাশিটি সর্বদা 0 হয়, আর তাই $(C_{in}\cdot (A\oplus B))$ এর মান কেবল 0-ই হতে পারে. সুতরাং, সর্বশেষ OR গেটের ইনপুট দুটি কখনোই একত্রে 1 হতে পারে না (এটিই একমাত্র বিন্যাস যার কারণে OR এবং XOR-এর আউটপুট ভিন্ন হয়)।

NAND এবং NOR গেটের ফাংশনাল কমপ্লিটনেস বৈশিষ্ট্যের কারণে, নয়টি NAND গেট^[৩] অথবা নয়টি NOR গেট ব্যবহার করেও একটি ফুল অ্যাডার বাস্তবায়ন করা সম্ভব।

সার্কিটটি যদি এমন সাধারণ সমন্বিত বর্তনী চিপ ব্যবহার করে বাস্তবায়ন করা হয়, যেগুলোর প্রতিটি চিপে কেবল এক ধরনের গেট থাকে, তবে শুধুমাত্র দুই ধরনের গেট ব্যবহার করা সুবিধাজনক।

একটি ফুল অ্যাডারকে দুটি হাফ অ্যাডার দিয়েও তৈরি করা যেতে পারে। এক্ষেত্রে প্রথম হাফ অ্যাডারের ইনপুটে $A$ এবং $B$ যুক্ত করে, এর সাম-আউটপুট $S$ -কে দ্বিতীয় হাফ অ্যাডারের একটি ইনপুট হিসেবে এবং $C_{in}$ -কে অপর ইনপুট হিসেবে নেওয়া হয়, এবং পরিশেষে দুটি হাফ-অ্যাডার থেকে প্রাপ্ত ক্যারি আউটপুটগুলোকে একটি OR গেটের সাথে যুক্ত করা হয়। দ্বিতীয় হাফ অ্যাডার থেকে প্রাপ্ত সাম-আউটপুটটিই হলো ফুল অ্যাডারের চূড়ান্ত সাম আউটপুট ( $S$ ) এবং OR গেট থেকে প্রাপ্ত আউটপুটটি হলো চূড়ান্ত ক্যারি আউটপুট ( $C_{out}$ ). একটি ফুল অ্যাডারের ক্রিটিকাল পাথ (critical path) উভয় XOR গেটের মধ্য দিয়ে অতিক্রম করে এবং সাম বিট $S$ -এ গিয়ে শেষ হয়। যদি ধরে নেওয়া হয় যে একটি XOR গেটের কাজ সম্পন্ন হতে 1 ডিলে (delay) বা বিলম্ব সময়ের প্রয়োজন হয়, তবে একটি ফুল অ্যাডারের ক্রিটিকাল পাথ দ্বারা সৃষ্ট বিলম্বের পরিমাণ হবে:

T_{\text{FA}}=2\cdot T_{\text{XOR}}=2D

একটি ক্যারির ক্রিটিকাল পাথ অ্যাডারের একটি XOR গেট এবং ক্যারি-ব্লকের দুটি গেটের (AND এবং OR) মধ্য দিয়ে অতিক্রম করে, আর তাই, যদি AND অথবা OR গেটের কাজ সম্পন্ন হতে 1 ডিলে বা বিলম্ব সময়ের প্রয়োজন হয়, তবে এর বিলম্বের পরিমাণ হবে:

T_{\text{c}}=T_{\text{XOR}}+T_{\text{AND}}+T_{\text{OR}}=D+D+D=3D

ফুল অ্যাডারের সত্যক সারণি হলো:

ইনপুট			আউটপুট
A	B	C_in	C_out	S
0	0	0	0	0
0	0	1	0	1
0	1	0	0	1
0	1	1	1	0
1	0	0	0	1
1	0	1	1	0
1	1	0	1	0
1	1	1	1	1

একটি ফুল অ্যাডারের সবগুলো ইনপুট ইনভার্ট (invert) করলে এর সবগুলো আউটপুটও ইনভার্ট হয়ে যায়, যা ফাস্ট (দ্রুতগতির) রিপল-ক্যারি অ্যাডারের ডিজাইনে ব্যবহার করা যেতে পারে, কারণ এতে ক্যারিকে ইনভার্ট করার কোনো প্রয়োজন হয় না।^[৪]

বিভিন্ন ফুল অ্যাডার ডিজিটাল লজিক সার্কিটসমূহ:

Full adder in action.
Schematic of full adder implemented with two XOR gates, two AND gates, one OR gate.
Schematic of full adder implemented with nine NAND gates.
Schematic of full adder implemented with nine NOR gates.
Full adder with inverted outputs with single-transistor carry propagation delay in CMOS^[৪]
Schematic symbol for a 1-bit full adder with C_in and C_out drawn on sides of block to emphasize their use in a multi-bit adder

আরও দেখুন

তথ্যসূত্র

↑ http://www.edupointbd.com/adder-half-adder-full-adder/
↑ Mano, M. Morris (১৯৭৯)। Digital Logic and Computer Design। Prentice-Hall। পৃ. ১১৯–১২৩। আইএসবিএন ৯৭৮-০-১৩-২১৪৫১০-৭। ওসিএলসি 1413827071।
↑ Teja, Ravi (১৫ এপ্রিল ২০২১), Half Adder and Full Adder Circuits, সংগ্রহের তারিখ ২৭ জুলাই ২০২১
1 2 Fischer, P.। "Einfache Schaltungsblöcke" (পিডিএফ)। Universität Heidelberg। ৫ সেপ্টেম্বর ২০২১ তারিখে মূল থেকে (পিডিএফ) আর্কাইভকৃত। সংগ্রহের তারিখ ৫ সেপ্টেম্বর ২০২১।

বহিঃসংযোগ

Hardware algorithms for arithmetic modules, includes description of several adder layouts with figures.
8-bit Full Adder and Subtractor, a demonstration of an interactive Full Adder built in JavaScript solely for learning purposes.
Interactive Full Adder Simulation (requires Java), Interactive Full Adder circuit constructed with Teahlab's online circuit simulator.
Interactive Half Adder Simulation (requires Java), Half Adder circuit built with Teahlab's circuit simulator.
4-bit Full Adder Simulation built in Verilog, and the accompanying Ripple Carry Full Adder Video Tutorial

[1] ttp://www.edupointbd.com/adder-half-adder-full-adder/

[Mano_1979-2] Mano, M. Morris (১৯৭৯)। Digital Logic and Computer Design। Prentice-Hall। পৃ. ১১৯–১২৩। আইএসবিএন ৯৭৮-০-১৩-২১৪৫১০-৭। ওসিএলসি 1413827071।

[3] Teja, Ravi (১৫ এপ্রিল ২০২১), Half Adder and Full Adder Circuits, সংগ্রহের তারিখ ২৭ জুলাই ২০২১

[Fischer-4] 1 2 Fischer, P.। "Einfache Schaltungsblöcke" (পিডিএফ)। Universität Heidelberg। ৫ সেপ্টেম্বর ২০২১ তারিখে মূল থেকে (পিডিএফ) আর্কাইভকৃত। সংগ্রহের তারিখ ৫ সেপ্টেম্বর ২০২১।

[১]

[২]

[৩]

[৪]