বিষয়বস্তুতে চলুন

ফিন ফিল্ড-এফেক্ট ট্রানজিস্টর

উইকিপিডিয়া, মুক্ত বিশ্বকোষ থেকে
একটি দ্বৈত-গেটবিশিষ্ট ফিনফেট।

ফিন ফিল্ড-এফেক্ট ট্রানজিস্টর (FinFET) একটি একাধিক গেটবিশিষ্ট যন্ত্র, যা এক বিশেষ ধরণের মসফেট (মেটাল-অক্সাইড-সেমিকন্ডাক্টর ফিল্ড-এফেক্ট ট্রানজিস্টর)। এটি একটি ওয়েফারের উপর নির্মিত হয় যেখানে গেটটি চ্যানেলের দুই, তিন বা চার দিকে স্থাপন করা হয় বা চ্যানেলের চারপাশে মোড়ানো থাকে (গেট চতুর্দিকে)। এর ফলে একটি দ্বৈত বা একাধিক গেট-বিশিষ্ট আকার তৈরি হয়। এই ডিভাইসগুলোকে "ফিনফেট" নামকরণ করা হয়েছে কারণ এর সোর্স/ড্রেন অঞ্চলটি ফিন-এর মত আকার তৈরি করে। ফিনফেট যন্ত্রগুলো সমতলীয় সিমস (CMOS – কমপ্লিমেন্টারি মেটাল-অক্সাইড-সেমিকন্ডাক্টর) প্রযুক্তিতে উল্লেখযোগ্যভাবে দ্রুত সুইচিং সময় এবং উচ্চ তড়িৎ ঘনত্ব প্রদান করতে সক্ষম।[১]

ফিনফেট সমতলীয় না, বরং এটি "ত্রিমাত্রিক" ট্রানজিস্টর হিসেবেই পরিচিত।[২] এটি আধুনিক ন্যানোইলেকট্রনিক সেমিকন্ডাক্টর ডিভাইস প্রস্তুতকরণ প্রযুক্তির ভিত্তি। ফিনফেট গেট ব্যবহার করা মাইক্রোচিপগুলো প্রথম ২০১০-এর দশকের প্রথমার্ধে বাণিজ্যিকভাবে চালু হয় এবং ১৪ ন্যানোমিটার, ১০ ন্যানোমিটার এবং ৭ ন্যানোমিটার প্রসেস নোডগুলিতে আধিপত্য বিস্তার করে।

একক ফিনফেট ট্রানজিস্টরে সাধারণত একাধিক ফিন থাকে, যেগুলো পাশাপাশি সাজানো, একই গেট দ্বারা আবৃত থাকে এবং বৈদ্যুতিকভাবে একক হিসাবে কাজ করে। পরিচালন শক্তি এবং ভালো বৈশিষ্ট্যের জন্য ফিনের সংখ্যা পরিবর্তন করা যায়,[৩] যেখানে পরিচালনার জন্য প্রয়োজনীয় শক্তি ফিনের সংখ্যা বৃদ্ধির সাথে বৃদ্ধি পায়।[৪]

ইতিহাস

[সম্পাদনা]

১৯৬৭ সালে এইচ. আর. ফারাহ (বেন্ডিক্স করপোরেশন) এবং আর. এফ. স্টেইনবার্গ দ্বারা প্রথম দ্বৈত-গেট থিন-ফিল্ম ট্রানজিস্টর (টিএফটি) ধারণাটি প্রস্তাবিত হয়।[৫] পরবর্তীতে ১৯৮০ সালে তোশিরো সেকিগাওয়া (ইলেকট্রোটেকনিক্যাল ল্যাবোরেটরি, ইটিএল) পেটেন্টের দ্বৈত-গেট মসফেটের মাধ্যমে সমতলীয় XMOS ট্রানজিস্ট প্রস্তাব করেন।[৬] ১৯৮৪ সালে, সেকিগাওয়া এবং ইউতাকা হায়াশি XMOS ট্রানজিস্টর তৈরি করেন এবং দেখান যে, সম্পূর্ণরূপে সিলিকন-অন-ইনস্যুলেটর (এসওআই) যন্ত্রটিকে দুইটি গেট ইলেকট্রোডের মধ্যে অবস্থান করিয়ে শর্ট-চ্যানেল এফেক্ট উল্লেখযোগ্যভাবে কমানো সম্ভব।[৭][৮] ১৯৮৯ সালে, হিটাচি সেন্ট্রাল রিসার্চ ল্যাবরেটরির ডিগ হিসামতো, তরু কাগা, যোশিফুমি কাওয়ামতো এবং এইজি তাকেদা প্রথম "ডিপ্লিটেড লিন-চ্যানেল ট্রানজিস্টর" (ডেল্টা) তৈরি করেন।[৭][৯]

পরবর্তীতে ১৯৯৬ সালে ইন্দোনেশিয়ার প্রকৌশলী এফেন্দি লিওবান্দুং মিনেসোটা বিশ্ববিদ্যালয়ের স্টিফেন ওয়াই. চৌয়ের সাথে গবেষণায় উল্লেখ করেন যে সিমস ট্রানজিস্টরের চওড়া চ্যানেলকে সরু চ্যানেলে ভাগ করা যন্ত্রের আকার কমানো বা স্কেলিংকে উন্নত করতে পারে। এর ফলে ডিভাইসের কার্যক্ষমতাও বাড়ানো সম্ভব।[১০] এই গবেষণাগুলো আধুনিক ফিনফেট ট্রানজিস্টরের ভিত্তি স্থাপন করে।

১৯৯৭ সালে, ডিফেন্স অ্যাডভান্সড রিসার্চ প্রজেক্টস এজেন্সি (ডারপা) হিসামোতোর ডেল্টা ট্রানজিস্টরের সম্ভাবনা বিবেচনা করে ক্যালিফোর্নিয়া বিশ্ববিদ্যালয়, বার্কলের একটি গবেষণা দলকে এটি উন্নয়নে সহায়তার জন্য অনুদান প্রদান করে। এই দলটি হিসামোতো এবং টিএসএমসির চেনমিং হু-এর নেতৃত্বে কাজ করে।[১১] ১৯৯৮ থেকে ২০০৪ সাল পর্যন্ত এই দলটি উল্লেখযোগ্য কয়েকটি সাফল্য অর্জন করে।[১২]

  • ১৯৯৮: প্রথম এন-চ্যানেল ফিনফেট তৈরি হয় (১৭ ন্যানোমিটার) হিসামোতো এবং হু-এর নেতৃত্বে।[১৩]
  • ১৯৯৯: পি-চ্যানেল ফিনফেট (৫০ ন্যানোমিটারের কম) তৈরি করা হয়।[১৪]
  • ২০০১: ১৫ ন্যানোমিটার ফিনফেটের নকশা প্রকাশ করা হয়।[১৫]
  • ২০০২: ১০ ন্যানোমিটার ফিনফেট তৈরি হয়, যা অতি-ছোট আকারের প্রযুক্তিকে বাস্তবায়ন করে।[১৬]
  • ২০০৪: উচ্চ-κ/মেটাল গেট ফিনফেট প্রযুক্তি তৈরি হয়।

২০০০ সালের ডিসেম্বরের একটি প্রবন্ধে, চেনমিং হু এবং তার দল প্রথমবার "ফিনফেট" শব্দটি ব্যবহার করে, যা একটি অসমতলীয় দ্বৈত-গেট ট্রানজিস্টরকে বর্ণনা করতে ব্যবহৃত হয়। এই প্রযুক্তিতে সিওআই সাবস্ট্রেটে নির্মিত হয়।[১৭] ২০০৬ সালে, কোরিয়া অ্যাডভান্সড ইনস্টিটিউট অফ সায়েন্স অ্যান্ড টেকনোলজি (কাইস্ট) এবং ন্যাশনাল ন্যানো ফ্যাব সেন্টারের একটি কোরিয়ান গবেষণা দল গেট-অল-অ্যারাউন্ড (জিএএ) ফিনফেট প্রযুক্তির উপর ভিত্তি করে বিশ্বের ক্ষুদ্রতম ন্যানোইলেকট্রনিক যন্ত্র (৩ ন্যানোমিটার) তথা ট্রানজিস্টর তৈরি করে।[১৮][১৯] ২০১১ সালে, রাইস বিশ্ববিদ্যালয়-এর গবেষক মাসুদ রোস্তামি এবং কার্তিক মোহনরাম ফিনফেটে দুটি পৃথক গেটের ধারণা প্রবর্তন করেন, যা নকশায় নতুন সুযোগ উন্মোচন করে।

২০২০ সালে, হু "ফিনফেট" প্রযুক্তি উন্নয়নের জন্য আইইইই মেডেল অব অনার পুরস্কার অর্জন করেন। এই প্রযুক্তি মুরের নিয়ম প্রসারিত করে ট্রানজিস্টরকে নতুন মাত্রায় নিয়ে গেছে।[২০]

বাণিজিকীকরণ

[সম্পাদনা]

টিএসএমসি (TSMC) ২০০২ সালে বিশ্বের প্রথম ২৫ ন্যানোমিটার ট্রানজিস্টর তৈরি করে, যা মাত্র ০.৭ ভোল্টে কাজ করত। এই ডিজাইনটি "ওমেগা ফিনফেট" নামে পরিচিত, যা গ্রিক অক্ষর "ওমেগা"-এর সাথে গেটের আকারের মিল থাকার কারণে নামকরণ করা হয়। এটি এন-টাইপ ট্রানজিস্টরের জন্য ০.৩৯ পিকোসেকেন্ড এবং P-টাইপের জন্য ০.৮৮ পিকোসেকেন্ড গেট ডিলে সময় প্রদান করে।

২০০৪ সালে স্যামসাং "বাল্ক ফিনফেট" ডিজাইন প্রদর্শন করে, যা ফিনফেট ডিভাইসের ব্যাপক উৎপাদন সম্ভব করে তোলে। তারা ৯০ ন্যানোমিটার প্রযুক্তিতে তৈরি ডাইনামিক র‍্যান্ডম-অ্যাকসেস মেমোরি (DRAM) প্রদর্শন করে।[১২]

২০১১ সালে ইন্টেল "ট্রাই-গেট" ট্রানজিস্টর উন্মোচন করে, যেখানে গেটটি চ্যানেলের তিন পাশে ঘিরে থাকে। এতে শক্তি দক্ষতা বৃদ্ধি পায় এবং গেট বিলম্ব কমে যায়, ফলে কার্যক্ষমতাও উন্নত হয়।[২১][২২][২৩]

২২ ন্যানোমিটার এবং তার নিচের বাণিজ্যিকভাবে উৎপাদিত চিপগুলো সাধারণত ফিনফেট গেটের নকশা ব্যবহার করে। তবে ১৮ ন্যানোমিটার পর্যন্ত সমতলীয় প্রক্রিয়াও বিদ্যমান আছে, এবং ১২ ন্যানোমিটার প্রযুক্তি উন্নয়নাধীন। ২০১১ সালে ইন্টেলের আইভি ব্রিজ মাইক্রোআর্কিটেকচারের জন্য ন্যানোমিটার ট্রাই-গেট ট্রানজিস্টর ঘোষণা করা হয়, যা ২০১২ সাল থেকে বাজারে আসে।[২৪] ২০১৪ সাল থেকে টিএসএমসি, স্যামসাং, এবং গ্লোবালফাউন্ড্রিজ-এর মতো বড় প্রতিষ্ঠানগুলো ১৪ ন্যানোমিটার ও ১৬ ন্যানোমিটার ফিনফেট প্রযুক্তি ব্যবহার শুরু করে।

২০১৩ সালে এসকে হিনিক্স ১৬ ন্যানোমিটার প্রযুক্তির বাণিজ্যিক উৎপাদন শুরু করে।[২৫] একই বছর টিএসএমসি ১৬ ন্যানোমিটার[২৬] ফিনফেট প্রক্রিয়া এবং স্যামসাং ইলেকট্রনিক্স ১০ ন্যানোমিটার[২৭] প্রযুক্তির উৎপাদন শুরু করে। ২০১৭ সালে টিএসএমসি ৭ ন্যানোমিটার[২৮] এবং ২০১৮ সালে স্যামসাং ৫ ন্যানোমিটার[২৯] উৎপাদন শুরু করে। ২০১৯ সালে স্যামসাং ২০২১ সালের মধ্যে ৩ ন্যানোমিটার গ্যাফেট প্রযুক্তির বাণিজ্যিক উৎপাদনের পরিকল্পনা ঘোষণা করে।[৩০] এফডি-এসওআই প্রযুক্তিকে ফিনফেটের সাশ্রয়ী বিকল্প হিসেবে বিবেচনা করা হয়।[৩১]

তথ্যসূত্র

[সম্পাদনা]
  1. ↑ Kamal, Kamal Y. (২০২২)। "The Silicon Age: Trends in Semiconductor Devices Industry" (পিডিএফ)। Journal of Engineering Science and Technology Review। ১৫ (1): ১১০–১১৫। ডিওআই:10.25103/jestr.151.14। আইএসএসএন 1791-2377। এস২সিআইডি 249074588। সংগ্রহের তারিখ ২৬ মে ২০২২।
  2. ↑ "What is Finfet?"। Computer Hope। ২৬ এপ্রিল ২০১৭। সংগ্রহের তারিখ ৪ জুলাই ২০১৯।
  3. ↑ Shimpi, Anand Lal (৪ মে ২০১১)। "Intel Announces first 22nm 3D Tri-Gate Transistors, Shipping in 2H 2011"। AnandTech। ৬ মে ২০১১ তারিখে মূল থেকে আর্কাইভকৃত। সংগ্রহের তারিখ ১৮ জানুয়ারি ২০২২।
  4. ↑ "VLSI Symposium - TSMC and Imec on Advanced Process and Devices Technology Toward 2nm"। ২৫ ফেব্রুয়ারি ২০২৪।
  5. ↑ Farrah, H. R.; Steinberg, R. F. (ফেব্রুয়ারি ১৯৬৭)। "Analysis of double-gate thin-film transistor"। IEEE Transactions on Electron Devices। ১৪ (2): ৬৯–৭৪। বিবকোড:1967ITED...14...69F। ডিওআই:10.1109/T-ED.1967.15901।
  6. ↑ Koike, Hanpei; Nakagawa, Tadashi; Sekigawa, Toshiro; Suzuki, E.; Tsutsumi, Toshiyuki (২৩ ফেব্রুয়ারি ২০০৩)। "Primary Consideration on Compact Modeling of DG MOSFETs with Four-terminal Operation Mode"। TechConnect Briefs। ২ (2003): ৩৩০–৩৩৩। এস২সিআইডি 189033174।
  7. 1 2 Colinge, J. P. (২০০৮)। FinFETs and Other Multi-Gate Transistors। Springer Science & Business Media। পৃ. ১১ & ৩৯। আইএসবিএন ৯৭৮০৩৮৭৭১৭৫১৭।
  8. ↑ Sekigawa, Toshihiro; Hayashi, Yutaka (আগস্ট ১৯৮৪)। "Calculated threshold-voltage characteristics of an XMOS transistor having an additional bottom gate"। Solid-State Electronics। ২৭ (8): ৮২৭–৮২৮। বিবকোড:1984SSEle..27..827S। ডিওআই:10.1016/0038-1101(84)90036-4। আইএসএসএন 0038-1101।
  9. ↑ Hisamoto, Digh; Kaga, Toru; Kawamoto, Yoshifumi; Takeda, Eiji (ডিসেম্বর ১৯৮৯)। "A fully depleted lean-channel transistor (DELTA)-a novel vertical ultra thin SOI MOSFET"। International Technical Digest on Electron Devices Meeting। পৃ. ৮৩৩–৮৩৬। ডিওআই:10.1109/IEDM.1989.74182। এস২সিআইডি 114072236।
  10. ↑ Leobandung, Effendi; Chou, Stephen Y. (১৯৯৬)। "Reduction of short channel effects in SOI MOSFETs with 35 nm channel width and 70 nm channel length"। 1996 54th Annual Device Research Conference Digest। পৃ. ১১০–১১১। ডিওআই:10.1109/DRC.1996.546334। আইএসবিএন ০-৭৮০৩-৩৩৫৮-৬। এস২সিআইডি 30066882।
  11. ↑ "The Breakthrough Advantage for FPGAs with Tri-Gate Technology" (পিডিএফ)। Intel। ২০১৪। সংগ্রহের তারিখ ৪ জুলাই ২০১৯।
  12. 1 2 Tsu-Jae King, Liu (১১ জুন ২০১২)। "FinFET: History, Fundamentals and Future"। University of California, Berkeley। Symposium on VLSI Technology Short Course। ২৮ মে ২০১৬ তারিখে মূল থেকে আর্কাইভকৃত। সংগ্রহের তারিখ ৯ জুলাই ২০১৯।
  13. ↑ Hisamoto, Digh; Hu, Chenming; Liu, Tsu-Jae King; Bokor, Jeffrey; Lee, Wen-Chin; Kedzierski, Jakub; Anderson, Erik; Takeuchi, Hideki; Asano, Kazuya (ডিসেম্বর ১৯৯৮)। "A folded-channel MOSFET for deep-sub-tenth micron era"। International Electron Devices Meeting 1998. Technical Digest (Cat. No.98CH36217)। পৃ. ১০৩২–১০৩৪। ডিওআই:10.1109/IEDM.1998.746531। আইএসবিএন ০-৭৮০৩-৪৭৭৪-৯। এস২সিআইডি 37774589।
  14. ↑ Hisamoto, Digh; Kedzierski, Jakub; Anderson, Erik; Takeuchi, Hideki (ডিসেম্বর ১৯৯৯)। "Sub 50-nm FinFET: PMOS"। International Electron Devices Meeting 1999. Technical Digest (Cat. No.99CH36318)। পৃ. ৬৭–৭০। ডিওআই:10.1109/IEDM.1999.823848।
  15. ↑ Hu, Chenming; Choi, Yang-Kyu; Lindert, N.; Xuan, P.; Tang, S.; Ha, D.; Anderson, E.; Bokor, J.; Tsu-Jae King, Liu (ডিসেম্বর ২০০১)। "Sub-20 nm CMOS FinFET technologies"। International Electron Devices Meeting. Technical Digest (Cat. No.01CH37224)। পৃ. ১৯.১.১–১৯.১.৪। ডিওআই:10.1109/IEDM.2001.979526।
  16. ↑ Ahmed, Shibly; Bell, Scott; Tabery, Cyrus; Bokor, Jeffrey; Kyser, David; Hu, Chenming; Liu, Tsu-Jae King; Yu, Bin; Chang, Leland (ডিসেম্বর ২০০২)। "FinFET scaling to 10 nm gate length"। Digest. International Electron Devices Meeting। পৃ. ২৫১–২৫৪। ডিওআই:10.1109/IEDM.2002.1175825।
  17. ↑ Hisamoto, Digh; Hu, Chenming; Huang, Xuejue; Lee, Wen-Chin; Kuo, Charles; Chang, Leland; Kedzierski, J.; Anderson, E.; Takeuchi, H.; Choi, Yang-Kyu (মে ২০০১)। "Sub-50 nm P-channel FinFET"। IEEE Transactions on Electron Devices। ৪৮ (5): ৮৮০–৮৮৬। ডিওআই:10.1109/16.918235।
  18. ↑ "Still Room at the Bottom.(nanometer transistor developed by Yang-kyu Choi from the Korea Advanced Institute of Science and Technology )", Nanoparticle News, ১ এপ্রিল ২০০৬, ৬ নভেম্বর ২০১২ তারিখে মূল থেকে আর্কাইভকৃত, সংগ্রহের তারিখ ৬ জুলাই ২০১৯
  19. ↑ Lee, Hyunjin; এবং অন্যান্য (২০০৬)। "Sub-5nm All-Around Gate FinFET for Ultimate Scaling"। 2006 Symposium on VLSI Technology, 2006. Digest of Technical Papers। পৃ. ৫৮–৫৯। ডিওআই:10.1109/VLSIT.2006.1705215। এইচডিএল:10203/698। আইএসবিএন ৯৭৮-১-৪২৪৪-০০০৫-৮। এস২সিআইডি 26482358।
  20. ↑ "How the Father of FinFETs Helped Save Moore's Law: Chenming Hu, the 2020 IEEE Medal of Honor recipient, took transistors into the third dimension"। IEEE Spectrum। ২১ এপ্রিল ২০২০। সংগ্রহের তারিখ ২৭ ডিসেম্বর ২০২১।
  21. ↑ Bohr, Mark; Mistry, Kaizad (মে ২০১১)। "Intel's Revolutionary 22 nm Transistor Technology" (পিডিএফ)। intel.com। সংগ্রহের তারিখ ১৮ এপ্রিল ২০১৮।
  22. ↑ Grabham, Dan (৬ মে ২০১১)। "Intel's Tri-Gate transistors: everything you need to know"। TechRadar। সংগ্রহের তারিখ ১৯ এপ্রিল ২০১৮।
  23. ↑ Bohr, Mark T.; Young, Ian A. (২০১৭)। "CMOS Scaling Trends and Beyond"। IEEE Micro। ৩৭ (6): ২০–২৯। ডিওআই:10.1109/MM.2017.4241347। এস২সিআইডি 6700881। The next major transistor innovation was the introduction of FinFET (tri-gate) transistors on Intel's 22-nm technology in 2011.
  24. ↑ "Intel 22nm 3-D Tri-Gate Transistor Technology"। Intel Newsroom।
  25. ↑ "History: 2010s"। SK Hynix। ১৭ মে ২০২১ তারিখে মূল থেকে আর্কাইভকৃত। সংগ্রহের তারিখ ৮ জুলাই ২০১৯।
  26. ↑ "16/12nm Technology"। TSMC। সংগ্রহের তারিখ ৩০ জুন ২০১৯।
  27. ↑ "Samsung Mass Producing 128Gb 3-bit MLC NAND Flash"। Tom's Hardware। ১১ এপ্রিল ২০১৩। ২১ জুন ২০১৯ তারিখে মূল থেকে আর্কাইভকৃত। সংগ্রহের তারিখ ২১ জুন ২০১৯।
  28. ↑ "7nm Technology"। TSMC। সংগ্রহের তারিখ ৩০ জুন ২০১৯।
  29. ↑ Shilov, Anton। "Samsung Completes Development of 5nm EUV Process Technology"। www.anandtech.com। ১৮ এপ্রিল ২০১৯ তারিখে মূল থেকে আর্কাইভকৃত। সংগ্রহের তারিখ ৩১ মে ২০১৯।
  30. ↑ Armasu, Lucian (১১ জানুয়ারি ২০১৯), "Samsung Plans Mass Production of 3nm GAAFET Chips in 2021", www.tomshardware.com
  31. ↑ "Samsung, GF Ramp FD-SOI"। ২৭ এপ্রিল ২০১৮।
'https://bn.wikipedia.org/w/index.php?title=ফিন_ফিল্ড-এফেক্ট_ট্রানজিস্টর&oldid=8427757' থেকে আনীত